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写异步D触发器的verilog module。(扬智电子笔试) module dff8(clk reset d q); input clk;

2020-09-18 20:58:37 资格考试 阅读 234 次

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写异步D触发器的verilog module。(扬智电子笔试)

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

请帮忙给出正确答案和分析,谢谢!

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