A-A+

假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器则在T

2022-08-06 01:18:41 问答库阅读 174 次

问题详情

假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器，则在T1周期与T2周期之间至少应插入【】个等待状态。请帮忙给出正确答案和分析，谢谢！

正确答案：5
5 解析：主频为100MHz的处理器时钟周期为10ns，因此为了能够满足访问50ns的存储器，需要加入至少5个等待状态。